Comment utiliser l'IA quand on est formal verification engineer ?
Prompts et workflows 2026

En tant que formal verification engineer, tu dois analyser la couverture des preuves formelles pour un module hardware et produire un rapport d'analyse structure. Le module a verifier est [NOM_DU_MODULE] avec les proprietes suivantes: [LISTE_DES_PROPRIETES_SVP]. La couverture actuelle indique [METRIQUES_COUVERTURE] avec [NOMBRE_BRANCHES_COUVERTES] branches couvertes sur [TOTAL_BRANCHES]. Identifie les trous de couverture critiques en examinant chaque propriete non prouvee. Pour chaque trou identifie, specule la raison probable (etat mort, codage non reacheable, propriete mal formulee). Classifie les risques par severite (critique/haute/moyenne/faible) selon l'impact sur la surete de fonctionnement. Propose des proprietes additionnelles pour ameliorer la couverture. Formatte le resultat en markdown avec un tableau recapitulatif des actions prioritaires. Sois precis et technique dans ton analyse.

Tu es formal verification engineer, ta mission est de rediger un rapport technique complet de contre-exemple formel. Le contexte: le model checker a trouve un contre-exemple pour la propriete [NOM_PROPRIETE] dans le module [NOM_MODULE]. Le contre-exemple generé est: [DECRIPTION_CONTRE_EXEMPLE]. Le chronogramme associe montre: [LISTE_SIGNAL_ETAT]. Ta tache: redige un rapport au format standard entreprise incluant: 1) Resume analytique du defaut (1 paragraphe), 2) Description detaillee du scenario de test avec valeurs exactes des signaux a chaque cycle, 3) Analyse de la cause racine (combinational loop, race condition, specifique aux coins de cas), 4) Impact sur les autres proprietes du module, 5) Recommandations de correction avec priorite. Utilise la terminologie technique appropriee (cover, assume, assert, vacuity). Sois exhaustif et precise.

En tant que formal verification engineer, tu dois produire une synthese executable des proprietes de verification formelle pour une revue de design RTL. Le module a reviser est [NOM_MODULE] avec les specifications: [SPECIFICATIONS_BRIEVES]. Recueille les informations suivantes: nombre total de proprietes [NOMBRE], proprietes prouvees [NOMBRE_PROUVEES], proprietes contingentes [NOMBRE_CONTINGENTES], proprietes non prouvees [NOMBRE_NON_PROUVEES]. Pour chaque categorie, resume les points cles: 1) Proprietes prouveres: qualite de la preuve (inductive, par instance, bornee), 2) Contingences: sont-elles valides dans le contexte systeme, 3) Non-prouvees: pourquoi et depuis combien de temps. Identifie les 3 points critiques a discuter en revue. Evalue le niveau de confiance global (1-5 etoiles) avec justification. Structure ta synthese pour une presentation de 10 minutes.

Tu es formal verification engineer, genere un plan de verification formelle (FVP) complet et adaptable pour un nouveau module hardware. Le module type est [TYPE_MODULE: controleur, interface, traitement donnees]. Les contraintes de surete sont [NIVEAU_ASIL: A/B/C/D]. L'environnement de preuve utilise est [OUTIL: JasperGold, OneSpin, VC Formal]. Le plan doit inclure: 1) Strategie de verification (approche par proprietes, bounded vs unbounded), 2) Decomposition en sous-proprietes par categorie (fonctionnelle, performance, interface, erreurs), 3) Template de description pour chaque type de propriete avec exemples, 4) Criteres de completion (couverture visee, qualite preuve), 5) Checklist de revue et validation, 6) Gestion des non-regressions. Chaque section doit contenir des exemples concrets de [NOMBRE_EXEMPLES] propriet templates adaptables. Le plan doit etre suffisamment detaille pour etre execute sans interpretation supplementaire.